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FPGA——IP核 基础操作
FPGA——IP核 基础操作 IP核例化模块 时钟IP核 RAM IP核 IP核例化模块 找到模版 加入代码中 时钟IP核 配置模式功能 配置输入时钟 输出配置 RAM IP…… -
SystemVerilog学习 (9)——随机化
目录 一、概述 二、随机化 2.1、如何简单地产生一个随机数 2.1.1 利用系统函数产生随机数 2.1.2 urandom() 2.2、什么需要随机化 2.3、随机约束 2.3.1 rand 和…… -
[HDLBits] Module shift8
This exercise is an extension of module_shift. Instead of module ports being only single pins, we now have modules with vectors as ports, to which …… -
Sony索尼CMOS图像传感器SubLVDS与SLVS-EC接口FPGA开发方案
索尼Sony公司的工业CMOS图像传感器主要有3种接口:Sub-LVDS、SLVS、SLVS-EC。 Sub-LVDS接口的CMOS主要是IMX2XX系列和IMX3XX系列的一部分型号…… -
【vitis-ai】
@vitis-ai VSCode连接本地docker_gpu容器进行开发 欢迎来到恒殿 您好!欢迎来到恒殿分享。 vitis-ai docker-gpu 常见启动失败解决办法 docker: Error res…… -
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Xilinx平台SRIO介绍(二)SRIO IP核基础知识
使用SRIO IP核必须掌握的基础知识!理解了这篇,剩下的只是代码罢了。 汇总篇: Xilinx平台SRIO介绍(汇总篇) 目录 前言:SRIO 、RapidIO、GT 有什么关系…… -
基于FPGA的一维卷积神经网络CNN的实现(二)资源分配
资源分配 环境:Vivado2019.2。 Part:xcku040-ffva1156-2-i,内嵌DSP个数 1920个,BRAM 600个也就是21.1Mb。 说明:通过识别加高斯白噪声的正弦波、余弦波、…… -
带你快速入门AXI4总线–AXI4-Full篇(3)—-XILINX AXI4-Full接口IP源码仿真分析(Master接口)
写在前面 接slave接口篇,本文继续打包一个AXI4-Full-Master接口的IP,学习下源码,再仿真看看波形。 带你快速入门AXI4总线--AXI4-Full篇(2)----XI……